La statunitense IBM, insieme a Globalfoundries e Samsung, ha sviluppato il primo processo industriale che permetterà di creare, tra alcuni anni, chip in silicio a 5 nanometri.

Si tratta di un nuovo passo avanti verso la miniaturizzazione più estrema, un risultato che giunge a meno di due anni dallo sviluppo del processo produttivo a 7 nanometri. Per avere un'idea concreta, IBM è riuscita a integrare ben 30 miliardi di transistor nelle dimensioni di un'unghia, un risultato senza precedenti.

Nicolas Loubet, scienziato di IBM Research, tiene tra le mani un wafer di chip a 5 nanometri.

Per raggiungere questo traguardo è stato però necessario cambiare approccio: dalla tradizionale architettura FinFET si è passati a un progetto in cui il transistor è creato mettendo una sopra l'altra delle strutture in silicio ("stacked nanosheet"). IBM, di fatto, ha adottato una tecnologia molto simile a quella su cui il partner Samsung intende basare i propri chip dai 4 nanometri in avanti.

IBM ha adottato una variante del design "Gate All Around", in cui si prevede di usare nanofili in silicio laterali, completamente circondati dal gate, impedendo la fuga di elettroni e garantendo un maggiore risparmio energetico.

Una scansione del transistor a 5 nanometri di IBM Research Alliance, clicca sull'immagine per ingrandirla

Nel caso di IBM, ogni transistor è composto da tre fogli di silicio orizzontali, uno sopra l'altro, ognuno con uno spessore di pochi nanometri e circondato da un gate. Secondo Huiming Bu, scienziato di IBM, l'uso di questi "nanosheet" permette ai designer di variare l'ampiezza del transistor, dando priorità alle alte prestazioni o all'efficienza energetica a seconda delle necessità.

Variare la quantità di silicio all'interno di un transistor FinFET non è possibile perché significherebbe creare alcune pinne più alte e altre più corte, laddove i limiti dei processi produttivi impongono pinne della stessa altezza. I nanosheet di IBM possono avere un'ampiezza da 8 a 50 nanometri. "Una maggiore ampiezza permette di avere prestazioni superiori e anche un consumo più alto, mentre un'ampiezza inferiore riduce le prestazioni e la richiesta energetica", ha affermato lo scienziato Huiming Bu.

Scienziati di IBM al SUNY Polytechnic Institute Colleges of Nanoscale Science and Engineering's NanoTech Complex di Albany, stato di New York.

"Rispetto alla migliore tecnologia a 10 nanometri disponibile sul mercato, i 5 nanometri possono fornire un miglioramento prestazionale del 40% con gli stessi consumi o un risparmio energetico del 75% con le stesse prestazioni", spiega IBM. Di conseguenza i chip futuri avranno le carte in regola per rispondere alle necessità nel campo dell'intelligenza artificiale, dell'automotive, della realtà virtuale e i dispositivi mobile, con quest'ultimi che assicureranno un'autonomia da due a tre volte maggiore.

Per dimostrare la fattibilità del progetto e le migliori caratteristiche, IBM si è avvalsa della litografia tradizionale (beam), ma per la produzione in volumi dovrà ricorrere – al fine di mitigare i costi – alla Extreme Ultraviolet (EUV), un metodo differente e più avanzato di quello attuale che permette di lavorare sull'ampiezza della nanostruttura per adattarla a specifiche necessità di prestazioni e consumi da parte dei circuiti.

"Questo non è possibile con l'attuale architettura FinFET, che è limitata dall'altezza della pinna che trasporta la corrente. Perciò, mentre i chip FinFET possono scalare fino a 5 nanometri, ridurre semplicemente la quantità di spazio tra le pinne non garantisce il flusso di corrente maggiore necessario per avere prestazioni più elevate", conclude IBM.