Tシェイプを採るGPUの配線スタックの構造 GPUの場合は、SoC向けの配線よりさらに微細な配線が多い。通常は配線の最下のM1からM8層までに、最もピッチの狭い1xの配線を使う。下の図は28nmのGPUスタイルのメタルレイヤ(配線層)の例だ。実際には、GPUではなく、AMD APU(Accelerated Processing Unit)の「Carrizo」の配線層の例だが、CarrizoはGPUの配線や物理設計のメソッドをAPUに適用した製品なので、基本的な考え方はGPUと同じだ。AMDでは、GPU型のこうした配線構成がTの字に似ていることから「Tシェイプ」と呼んでいる。 こうした配線層の構造は、以前は見られたが、プロセスが微細化してからは、CPUなどほかの製品は、段階的に配線ピッチを変える「Vシェイプ」型の配線層を取るようになった。今では、GPUなどごく一部だけが、Tシェイプの狭い配線層を多様する構成を取っている。 1xの配線ピッチのレイヤを8層使うGPUの配線構造は、しかし、20nm以降のプロセスでは問題をはらんでいる。それは、20nmプロセス以降は、1xの配線にはダブルパターニング(Double-Patterning)技術を使わなければならないからだ。ダブルパターニングでは、1レイヤのパターニングを2回の露光プロセスに分けて行う。そのため、露光プロセスのスループットは単純計算でレイヤあたり半分に落ちる。また、パターニングを2つに分けて整合性を取らなければならないため、マスクの生成が複雑になる。ダブルパターニングは、コストと手間がかかる。 GPUの伝統的な8層の1x配線を維持しようとすると、1x配線にダブルパターニングを使うプロセスでは、コストが大幅に上がってしまう。つまり、微細化によってコストが上がるという問題は、通常のSoCよりも、GPUの方がずっと顕著に表れる。この問題を最初に声高に訴え始めたのがGPUメーカーだったのは、このためだ。

ダブルパターニングの使用を最小限に抑えた16/14nm GPU 16/14nmプロセスのGPUでは、従来のGPU向けプロセスとは異なる配線層構成で、この問題を解決する。AMDのJoe Macri氏(Corporate vice president, Product CTO, Corporate Fellow, AMD)は、昨年(2015年)12月のRadeon Technologies Group (RTG) Tech Summit時に次のように16/14nm世代のGPU配線について説明している。 「GPUでは(配線)密度が求められているため、これまで、配線層の構造では『Tシェイプ』を取って来た。最も狭い配線を、できる限り多く使った構造だ。FinFETプロセスでも、依然としてGPUでは配線密度は重要だ。しかし、指摘のように、FinFETプロセスでは、最も狭い配線は、ダブルパターニングを使うため、コストが高い。ダブルパターニングになると、マスク数が2倍になり、歩留まりも落ちてしまうからだ。 そこで、我々はFinFET向けに、Tシェイプに近いが異なる配線層を考案した。FinFETでは、M1やM2など最下層の配線に、ダブルパターニングの最もピッチが狭い配線を使う。しかし、その上の配線層には、シングルパターニングで最も狭い配線を使う。ダブルパターニングを使わなければならない配線層を最小限に留めることで、コスト増を最小に抑える」。 従来のGPU向けプロセスとは異なり、FinFETプロセス世代では、M1からM8までの8レイヤを全て最小ピッチの1xメタルレイヤとはしない。最小ピッチはM1からおそらくM3までのレイヤに留めると見られる。その代わりに、その上の5レイヤほどはシングルパターニングでの最小ピッチの1.25xの配線を使うと見られる。 ファウンダリプロセスの場合、16/14nmでの最小のダブルパターニング1x配線は64nmピッチ、シングルパターニングでの最小配線は1.25xの80nmピッチ。M1からM3が64nm、M4からM8が80nmの構成となっている可能性が高い。紫の配線が、ダブルパターニングを必要とする配線層だ。上の図の左は28nmのGPU、右が16/14nmのGPUの推定図だ。右の図のM9から上は、今のところ構成がわからない。左の28nmプロセスの1x配線は90nmだ。