水面下で急速に進むIntelの2.5D/3D積層技術開発 Intelは、半導体学会「IEDM(IEEE International Electron Devices Meeting) 2019」で、新たな2.5D/3D積層技術「Omni Directional Interconnect (ODI)」と、3D積層技術「Foveros」の実装の詳細を発表した。 Intelは基調講演にあたるプレナリセッションで、今後の同社のチップ積層戦略の全体像と将来ビジョンも示した。複数のダイを統合する積層技術に、新たな技術要素を加えることで、最終的にモノリシック(単体)チップに近い性能のマルチダイ構成を実現しようとしている。 チップを複数のダイの統合で構成するチップレット化では、AMDがZen世代のCPUで先行したためAMDの独擅場のように見える。しかし、実際には水面下の技術開発で、もっとも先行しているのはIntelだ。 チップレット化では、今後は高度は2.5D(2.5次元)や3D(3次元)の積層技術が必要になるが、Intelはそこで必要となる技術の開発にきわめて熱心に取り組んでいる。「米国防高等研究計画局(Defense Advanced Research Projects Agency:DARPA)」が進めるチップレット化プログラム「Common Heterogeneous Integration and IP Reuse Strategies (CHIPS)」の中心役をIntelは担っている。 2.5D技術では、チップを小さなチップレットに分割、チップパッケージ上でチップレット同士を密接に接続する。2.5Dではチップを分割して製造コストを抑え、個々のチップレットごとに最適なプロセス技術で製造することで、トータルで性能と製造コストの優れるチップを作り出す。 3Dも2.5Dと目的はほとんど同じだが、チップ同士を積層することで、実装面積を最小にする。Intelはサーバー向け製品を2.5Dへと持って行き、その一方でモバイル向け製品への3D技術の浸透を進める。サーバーの2.5DではCooper Lake、モバイルの3DではLakefieldがその端緒となる。最終的には、サーバーチップのほとんどすべては2.5Dとなる見込みだ。

1TB/平方mmと0.1pJ/bitを目指すIntelのODI 2.5D技術で、カギとなるのは、チップレットのダイ同士を接続するインターコネクト技術だ。インターコネクトを低電力かつ、広帯域/面積にすることで、電力の無駄が少なく効率が高いマルチダイ統合を実現する。 現在の2.5Dでは、シリコン貫通ビア(TSV : Through Silicon Via)技術を使ったパッシブなシリコンインタポーザがおもに使われている。それに対してIntelは、パッシブインタポーザの代替となる技術として「EMIB(Embedded Multi-die Interconnect Bridge、イーミブ)」を導入した。 今回発表したODIは、EMIBとはまた異なる2.5Dまたは3Dの積層技術だ。ODIをEMIBの代替としても使えるが、EMIBではカバーできないアプリケーションをサポートすることに主眼がある。 たとえば、ODIではダイレクトなダイ同士の接続によって1TB/平方mmの垂直(ダイ間)伝送帯域密度を実現し、伝送エナジーは0.1pJ/bit(ピコジュール/bit)を実現できると説明する。TSVインタポーザやEMIBでは実現できない性能を、低いコストとより容易な排熱で実現することがODIで可能になるという。 2.5Dでは、現在1pj/bit以下の伝送エナジーの実現を目指しているが、ODIではそれを大きく下回る電力消費となる。

現在の55umのマイクロバンプよりさらに小さなバンプへ また、Intelはインターコネクトのバンプピッチをせまくしていき、面積当たりの帯域密度を高める方向もプレナリセッションで示した。 現在、TSVインタポーザなどで使われている小型のバンプである「Microbump」はピッチが55μmが一般的だ。しかし、Intelはバンプをさらにスケールダウンさせて、20μmピッチ以下、さらに5μmピッチ以下へと縮小しようとしている。バンプ密度を高めて、より密接なチップレット間の垂直結合を実現する。 もちろん、現在のパッケージング工程での熱圧着ボンディング(Thermal Compression Bonding)では、このバンプピッチは実現できない。そのために、Intelはカッパーディッシュ(Cu Dishing)を使う「ハイブリッドボンディング(Hybrid Bonding)」の導入を計画している。 また、工程も20μmピッチ以下では「ダイ・ツー・ウェハ(Die-to-Wafer)」に、5μmピッチ以下では「ウェハ・ツー・ウェハ(Wafer-to-Wafer)」へと移行する。 ピンと来ないかもしれないが、ようはチップの作り方を根底から変えようというビジョンだ。将来のIntelチップは、チップレットが密に貼り合わされ、パッケージとも密に結合されたものとなる。 Intelは、ダイのなかのトランジスタについても、nmosとpmosの積層やシーケンシャル統合の3D ICのビジョンを示しており、ダイのなかも3D化していこうとしている。同時に、ダイの外側も新技術で積層化を進めようとしているわけだ。 Intelの野心的なビジョンが実現すると、チップの姿はいまとはまったく異なる、密な接続の積層チップが当たり前のものになる。