トランジスタ密度向上を加速させてプロセスコスト上昇を相殺

2016年の半導体学会ISSCC(IEEE International Solid-State Circuits Conference)には、Intelの製造部門を統括するWilliam M. Holt氏(Executive Vice President, General Manager, Technology and Manufacturing Group, Intel)がムーアの法則は継続するとしたプレナリスピーチを行なった。ポイントは、最新プロセスの開発にコストがかかっても、プロセス微細化による製造コスト低減の利点は、開発コストをはるかに上回るため、ムーアの法則は継続できるというものだった。

このストーリーでポイントとなるのは、プロセス微細化によるコスト低減だ。しかし、現在の半導体プロセスでは、まさにこの点に疑問が提示されている。微細化した20nmから下のプロセスでは、R&Dのコストだけでなく、プロセスの複雑化により、プロセス済みウェハのコストも上昇。その結果、微細化によるコスト低減の率が低下すると指摘されて来た。

プロセス全体の中で、現在、ダブルパターニングなどの導入によって、露光プロセスのコストが急上昇しており、EUVとなればさらに跳ね上がる。さらにトランジスタも、今後は新材料や新構造の導入で複雑度がさらに上がる可能性が高い。

だが、Intelは、それも問題ないと言う。プロセスドウェハのコストが急上昇していることは、Intelも認めている。下のスライドの一番左のチャートが、ウェハ面積当たりのプロセスコストだ。14nm、10nmと、最新プロセスでは急角度で面積当たりのコストが上昇している。ダブルパターニング露光やFinFETと、新要素が加わるにつれてウェハあたりのコストが上がっている。

Intelは、そうしたトレンドに対応するために、トランジスタ密度を従来以上に高めていると説明する。それを示すのが、スライド中央のチャートだ。これは、トランジスタ当たりの面積を示しており、青のラインは従来のトランジスタ密度向上のカーブだ。従来は、1世代毎にトランジスタ密度は2倍に上昇していた。しかし、14nmプロセス以降は、トランジスタ密度を1世代毎に2倍以上上昇させるようにしているという。14nmではその密度向上に成功し、10nmではさらに向上率が上がった。次の次となる、7nmプロセスでも2倍以上の密度向上を継続できる確信を得たと言う。

半導体チップのコストの指標となるのは、プロセスドウェハのコストをトランジスタ数で換算した指標であるCPT(Cost Per Transistor)だ。CPTが順調に下がるなら、同じトランジスタ規模のチップを、より低コストに製造することが可能になる。Intelは、ウェハのコスト上昇以上にトランジスタ密度を上げることで、CPTを下げることに成功していると主張する。

青のラインが伝統的なCPTのカーブで、トランジスタ当たりのコストは世代毎に約7割、厳密には69%前後を平均として下がって来た。しかし14nm以降は、トランジスタ当たりのコストCPTは、従来より速いペースで下がっているという。その結果、Intelが上で述べたような経済則が可能になっているという。

トランジスタ当たりのコストが上昇すると、プロセスR&Dコストを加えた場合に、利幅マージンを食ってしまい、Intelの主張するプロセスの微細化によるコスト低減の効果が消えてしまう。その損益分岐点は、CPTが86%のラインであるという。86%まで上がると、微細化によるコストの低減効果が消えてしまう。CPTは確かに重要なチャレンジではあるものの、Intelの現在のプロセス開発は、7nm世代までは良好なCPTを保っているから大丈夫、という説明だ。