メモリセルアレイを立体積層化(3次元化)することで記憶密度を高める3D NANDフラッシュ技術が、記憶容量拡大の階段を急激に駆け上りつつある。 NANDフラッシュメモリとSSD (Solid State Drive)に関する世界最大のイベント(講演会兼展示会)で、2016年8月8日～10日、米国カリフォルニア州サンタクララで開催されている「Flash Memory Summit (FMS)」では、Samsung Electronics、東芝、Western Digital、Micron Techologyの大手ベンダー各社が、キーノート講演で大容量3D NANDフラッシュ技術の最新開発成果をアピールした。

Samsungは第5世代技術「V5」で1Tbitの大容量シリコンを発表 3D NANDフラッシュメモリのトップベンダーは、Samsung Electronicsである。Samsungは昨年(2016年)のFMSまで最近はほぼ毎年キーノート講演に登壇し、新しい世代の3D NANDフラッシュ技術とその技術による大容量化、さらには新しい世代の3D NANDフラッシュメモリを搭載した超大容量SSDを披露することで、聴衆の喝采を浴びてきた。 たとえば一昨年(2015年)のFMSでは前年の2倍の記憶容量を実現した第3世代の3D NAND技術「V3」と、256Gbitのシリコンダイ、15.36TBの2.5インチSSDを披露した。そして昨年(2016年)のFMSでは、さらに2倍の記憶容量を実現した第4世代の3D NAND技術「V4」と、512Gbitのシリコンダイと、32TBの2.5インチSSDを発表した。 ところが今年(2017年)のFMSにおけるキーノート講演は、前年の2倍というハイペースは維持したものの、やや勢いが鈍ったようなプレゼンだった。第5世代の3D NAND技術「V5」を発表したのだが、開発成果物が具体性に欠けていた。 講演では、前世代の「V4」と比べて記憶容量をさらに2倍に増やした1Tbitのシリコンダイと、記憶容量を4倍に増やした128TBと超々大容量の2.5インチSSDを「V5」技術で実現できるとした。ただし実物の披露(以前にはSSDの実物を講演者がポケットから取り出して見せることがあった)や実物写真の提示などはなく、ややものたりない印象を受けた。 とはいえ、倍々ゲームのように新しい開発成果が毎年披露されていくというのもかなり異常なことなので、ペースが落ち着いたともいえる。

東芝は6月に96層の超高層技術とQLCによる高密度化技術を公表 東芝はFMSの展示会を意識し、開催の約1カ月前に重要な2つの開発成果を報道機関向けに公表した。2017年6月28日のことである。 1つは、ワード線の積層数を96層と超高層化した3D NAND技術で、同社にとっては第4世代(名称は「BiCS4」)に相当する。この「BiCS4」技術によって256Gbitのシリコンダイを試作した。 256Gbitという記憶容量は、64層の既存技術「BiCS3」で試作した最大容量512Gbitの半分で、かなり小さい。シリコンダイ面積の削減、すなわち製造コストの低減を狙ったものとみられる。 ただし8月のFMSキーノート講演では、96層での「BiCS4」技術によるシリコンダイの記憶容量を512Gbitと公表していた。 もう1つは、1個のメモリセルに4bitのデータを記憶する、「QLC (quadruple level cell)」技術を採用した3D NANDフラッシュメモリである。 東芝は一昨年(2015年)のFMSキーノート講演で、3D NAND技術ではプレーナ型に比べてメモリセルの蓄積電荷量が大きいので、QLC方式の適用が容易になると指摘していた。従来のプレーナ型(2D) NANDフラッシュ技術では微細化によって蓄積電荷量が少なくなっており、16段階に電荷量を制御するQLC方式の適用は困難だとされていた。 そして「BiCS3」の64層3D NAND技術とQLCメモリセル技術を組み合わせることで、768Gbitと記憶容量が大きなシリコンダイを試作した。6月上旬から、サンプルをSSDコントローラメーカーやSSDベンダーなどに提供している。

Western Digitalも96層の3D NAND技術とQLC方式のダイをFMSで発表 Western Digitalは東芝と、NANDフラッシュメモリの開発と製造でパートナーシップを結んでいる。またHDDの最大手ベンダーでもある。 FMSでWestern Digitalは、東芝とはべつにキーノート講演を実施し、NANDフラッシュメモリの開発成果を示していた。といってもその内容は基本的に、東芝と同じである。 すなわち、96層の高密度3D NANDフラッシュ技術と、1個のメモリセルに4bitのデータを記憶する高密度メモリセル技術(Western Digitalは「X4」と呼称)である。 96層の高密度3D NANDフラッシュ技術では、512Gbitのシリコンダイを製造したことと、同じ512Gbitの記憶容量で既存世代の64層技術に比べて、96層技術ではシリコンダイ面積を35％ほど削減できたことを述べていた。

Micronは64層のTLC NANDで高い記憶密度のシリコンをアピール Micron Technologyは、IntelとNANDフラッシュメモリの開発と製造でパートナーシップを結んでいる。今回のFMSではMicronだけが、NANDフラッシュメモリの開発状況をキーノート講演で紹介した。 Intel-Micron連合の3D NANDフラッシュ技術はワード線積層数の違いで、32層の第1世代と64層の第2世代に分かれる。32層の第1世代はすでに製品化が完了しており、256Gbitのシリコンと384Gbitのシリコンが生産されている。 64層の第2世代は当初、国際学会で768Gbitと大容量のシリコンを試作してみせた。しかしその後は、シリコンダイ面積の小さな512Gbit品や256Gbit品を製品化する方法に動いている。例えば256Gbit品のシリコンダイ面積は59平方mmで、DRAMシリコンダイとほぼ同じくらいの大きさしかない。 Intel-Micron連合の第2世代3D NANDフラッシュ技術は、記憶密度が約4.3Gbit/平方mmと、64層の3D NANDフラッシュとしては競合他社に比べて高い。 この大きな理由は、「CMOS Under Array (CUA)」と呼ぶ、CMOS周辺回路をメモリセルアレイの直下に配置するレイアウトを採用したことにある。この技術は第1世代から採用されている。 現在、Intel-Micron連合は第3世代と呼ぶ3D NANDフラッシュ技術を開発中である。第3世代ではシリコンウエハ当たりに換算した記憶容量が、第2世代の1.4倍以上に増えるとする。詳細についてはまだ公表していない。

1回のエッチングで垂直な孔を開けられる層数がカギ 今回のFMSでは、3D NANDフラッシュメモリに関する大きな動きが2つあった。 1つは、ワード線の積層数がこれまでの64層から、1.5倍の96層に一気に増えたことだ。しかも3D NANDフラッシュメモリ用エッチング装置の最大手であるLam ResearchがFMSの講演で述べた内容を見る限り、96層分のチャンネルホール(孔)をたった1回のエッチングによって形成している。これは凄いことだ。 従来、チャンネルホールを形成できる層数には限界があるとされていた。例えば64層が限界だとすると、64層のチャンネルホールを形成したスタックを2つ積むことで、128層のワード線積層を実現することが考えられていた。 ただし、2つのスタックを積む手法には、位置合わせや下のスタックへの熱的影響など、いくつもの課題がある。したがって可能であれば、1回のエッチングでなるべく多くの層数に垂直な孔を開けたい。1回のエッチングで96層が可能であることが、製造装置メーカーから示された意義は大きい。